巴士为您推荐： FPGA时序约束方法 PDF格式

各种地方都说时序约束很难很重要，可小白表示时序约束到底是啥意思啊，从没查到过解释，查到的只是各种方法。小白直观理解一下，如果没有时序约束，软件布局布线就没有这方面限制就怎么容易怎么来，但这样布线会造成有的时序逻辑存在问题;所以进行时序约束一下，然后算上sdc文件再重新全编译，布局布线就会在考虑约束的基础上好好布局布线以满足时序逻辑要求。

分析得是什么?

分析的内容是芯片外部信号输入到FPGA之后的时序。他根本分析的是信号输入之后第一级寄存器的时序。通过input时序分析，可以得知输入的信号能否被第一级寄存器正确采样到。原理其实和上一篇“触发器时序分析“是一样的，区别在于，触发器间的时序分析，信号源端来自于上一级触发器。Input时序分析，信号源端来自于片外的其他数字器件，并仅过了PCB延迟，IO Pad，IO buffer，数字电路等。

理想的源端数据是零延迟的，时钟和数据的关系是一个理想的模型。但实际输出时，二者一定存在某种相位偏差。正如A和B，一定不会是一个理想模型，二者存在一定的延迟关系Tsd(sd：Source Delay)。那么信号经过PCB走线的延迟，到达D和C时，这个延迟关系又会因为叠加了t0和t1而发生变化。这两个信号在FPGA内部，因为经过的逻辑电路不同，布线长度不同，在到达E和F时，时序延迟又会发生一些变化。那到达E和F时，到底能否符合触发器的建立保持要求呢?这个就是我们要分析的内容。

内容

1、 时序约束的含义：

时序约束的含义很简单，就是对设计的电路提出时序上的要求，并且检验电路是否满足要求或者尽量去满足这个要求 。一般来说其可以细分为内部时钟约束 、IO口时序约束、偏移约束、静态路径约束和例外路径约束等等，这些约束有相互重叠的部分。

2 、时序约束的意义：

我认为时序约束有2个意义。 第一对已经完成了排版布线的电路，加入时序约束的静态时序分析可以检验生成的电路是否满足设计要求， 并且生成时序分析报告便于用户分析关键路径以便修改电路。 第二， 时序约束是用户与EDA工具之间的一个界面。 通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率(如你所说)。

3、 时序约束的原因：

原因当然是电路的设计要求吧。

4、 FPGA时序约束的本质：

FPGA时序约束的本质是基于估计延时值分析路径的裕量(slack)并且基于这个裕量优化FPGA的综合、映射、布局和布线。